Микропроцессоры и микроконтроллеры

 
 
 
Иногда лучше остаться спать дома в понедельник, чем провести всю неделю отлаживая написанный в понедельник код.
Christopher Thompson
Русский | Українська



На правах рекламы:



Rambler's Top100 Рейтинг@Mail.ru
Микропроцессоры и микроконтроллеры :: Проектирование процессорного блока :: Методика расчета адресных селекторов

Методика расчета адресных селекторов

Исходными данными для расчета адресных селекторов (АС) являются:

-     объем области памяти (ОЗУ, ПЗУ), для которой проектируется АС – ;

-     начальный адрес области памяти , где – шестнадцатеричная цифра, h - показатель шестнадцатеричной системы счисления.

-     объем используемых микросхем памяти – ;

-     объем адресного пространства процессора (системного АП или ВВ) – ;

-     разрядность системной шины адреса m: и .

Методика расчета состоит в выполнении следующих шагов:

1. Расчет количества адресных линий, которые необходимо использовать для внутренней адресации ячеек ЗУ в каждой микросхеме (т.е. количества линий, которые следует подавать на адресные входы микросхем ЗУ):

, т.е. это линии .

2. Расчет требуемого количества микросхем ЗУ:

.

3. Расчет количества адресных линий для адресации всего блока ЗУ:
, т.е. это линии ;
при имеем .

4. Расчет количества адресных линий для адресного селектора всего блока:
, т.е. это линии .

5. Расчет количества адресных линий для внутреннего АС для формирования сигналов , подаваемых на конкретные микросхемы памяти:
, т.е. это линии .
при , т.е. когда .
Принцип распределения адресных линий системной шины адреса в соответствии с приведенными расчетами показан на рис.10.1.

Принцип распределения адресных линий для блоков ЗУ

Рис. 10.1. Принцип распределения адресных линий для блоков ЗУ.

6. Распределение диапазона адресов между конкретными ИС памяти:
; . . .
(h - показатель шестнадцатеричной системы счисления).

7. Формирование таблицы адресных сигналов для выделения требуемых диапазонов адресов (пример таблицы на рис.10.2):

Таблица адресных сигналов

Сигнал на адресной линии и адресуемые объемы памяти

Сигнал на адресной линии и адресуемые объемы памяти

Объем

Объем

Объем

Объем

   

0

16K

0

8K адреса 0000-1FFFH

0

32К

 

адреса 0000-3FFFH

1

8K адреса 2000-3FFFH

 

адреса

1

16K

0

8K адреса 4000-5FFFH

 

0000-7FFFH

 

адреса 4000-7FFFH

1

8K адреса 0000-7FFFH

   

0

16K

0

8K адреса 8000-9FFFH

1

32К

 

адреса 8000-BFFFH

1

8K адреса A000-BFFFH

 

адреса

1

16K

0

8K адреса C000-DFFFH

 

8000-FFFFH

 

адреса C000-FFFFH

1

8K адреса E000-FFFFH

Рис. 10.2. Пример заполнения таблицы адресных сигналов.

В реальной задаче в такой таблице будут присутствовать только те клетки, которые соответствуют заданным объемам памяти. Таблица адресных сигналов представляет собой аналог таблицы истинности для логической функции.

8. Запись логических функций для формирования сигналов разрешения работы микросхем памяти на основании таблицы адресных сигналов. Такая адресная функция представляет собой конъюнкцию полного набора адресных сигналов, по которым производится выбор адресной области. Если, согласно таблице, для конкретной области адресный сигнал определен “1”, то в логическое произведение он входит прямым значением, а если определен “0”, то входит инверсным значением. Так, для области A000-BFFFH логическое уравнение будет иметь вид . Обратим внимание, что такие сигналы обычно должны быть сформированы в инверсной логике, т.к. соответствующие входы управления микросхем памяти имеют инверсную логику работы.

9. Если группа сигналов зависит от одинакового количества адресных сигналов, то для их формирования удобно использовать микросхемы дешифраторов. Дешифратор, как известно, является “генератором” минтермов (конъюнкций полных наборов входных аргументов). Так, при m=16 для областей емкостью по 16К удобно использовать дешифратор с организацией (2х4), для областей по - дешифратор (3х8), для областей по - дешифратор (4х16). Если объемы областей адресации не повторяются, то полученную логическую функцию проще реализовать на логических элементах.

10. При использовании дешифраторов возможны два варианта построения АС:
а) последовательные разделительные каскады, формирующие сигналы для блоков однотипных микросхем ЗУ (первый каскад) на основании линий и для отдельных микросхем ЗУ (второй каскад) на основании линий ;
б) первый каскад является разделительным и формирует сигналы для микросхемы, объем которой минимален в данной системе, т.е. для дешифрации используют линий; последующие каскады – объединительные – формируют сигналы для микросхем или блоков большей емкости. Может применяться также и комбинированная схема построения АС.













При использовании любых материалов с сайта обратная ссылка на сайт Микропроцессоры и микроконтроллеры обязательна.