16.3 Запись логических функций для формирования сигналов

8.  Запись логических функций для формирования сигналов  разрешения работы микросхем памяти на основании таблицы адресных сигналов. Такая адресная функция представляет собой конъюнкцию полного набора адресных сигналов, по которым производится выбор адресной области. Если, согласно таблице, для конкретной области адресный сигнал определен “1”, то в логическое произведение название линии входит прямым значением, а если определен “0”, то входит инверсным значением. Так, для области
A000-BFFFH логическое уравнение будет иметь вид . Обратим внимание, что такие сигналы обычно должны быть сформированы в инверсной логике, т.к. соответствующие управляющие входы микросхем памяти имеют инверсную логику работы.

9.  Если группа сигналов зависит от одинакового количества адресных сигналов, то для их формирования удобно использовать микросхемы дешифраторов. Дешифратор, как известно, является “генератором” минтермов (конъюнкций полных наборов входных аргументов). Так, при m=16 для областей емкостью по 16К удобно использовать дешифратор с организацией (2х4), для областей по 8К – дешифратор (3х8), для областей по 4К – дешифратор (4х16). Если объемы адресуемых областей не повторяются, то полученную логическую функцию проще реализовать на логических элементах.

10.  При использовании дешифраторов возможны два варианта построения АС:
а)  последовательные разделительные каскады, формирующие сигналы  для блоков однотипных микросхем ЗУ (первый каскад) на основании  линий  и для отдельных микросхем ЗУ (второй каскад) на основании  линий  ;
б)  первый каскад является разделительным и формирует сигналы для микросхемы, объем которой минимален в данной системе, т.е. для дешифрации используют  линий; последующие каскады – объединительные – формируют сигналы  для микросхем или блоков большей емкости. Может применяться также и комбинированная схема построения АС.

5.2 Пример расчета адресного селектора

В качестве иллюстрации использования данной методики рассмотрим  пример. Нужно разработать схему адресного селектора для блока памяти, имеющего следующую структуру:

– область ПЗУ: объем ;   адрес начала области – 0000h;

в  наличии имеются микросхемы ПЗУ емкостью ;

– область ОЗУ: объем ; адрес начала области – 8000h;

в  наличии имеются микросхемы ОЗУ емкостью ;

– объем адресного пространства процессора ;

– разрядность шины адреса   m = 16.

Р е ш е н и е з а д а ч и

1. Анализ области ПЗУ:  для внутренней адресации микросхем ПЗУ следует использовать количество адресных линий:  -  это линии .    Требуемое количество ИС ПЗУ составляет  
.

Таким образом, для формирования сигнала , общего для блока ПЗУ и для единственной микросхемы ПЗУ, следует использовать  линии   –  это будут линии  и .

2. Анализ области ОЗУ: для внутренней адресации микросхем ОЗУ следует применять такое количество адресных линий:

 линий, т.е. это линии .

Требуемое количество микросхем ОЗУ составит:

.

Таким образом, нужно формировать 3 сигнала  – для каждой микросхемы ОЗУ. Для этого следует использовать такое количество адресных линий:
 – это линии .  Поскольку объем блока ОЗУ превосходит объем одной микросхемы ОЗУ, то в полученных  линиях можно выделить группу адресации всего блока ОЗУ    (линии  и ) и группу линий адресации микросхем ОЗУ внутри блока   (линии  и ).

11.  Адресный селектор должен быть построен  по каскадному принципу – схема дешифрации линий и  образует первый каскад (т.е. схему формирования сигнала  для блока ПЗУ емкостью ),  а схема дешифрации линий и  образует второй каскад, т.е. схему формирования сигналов  для микросхем ОЗУ. Принцип дешифрации может быть выражен таблицей адресных сигналов, показанной на рис. 5.3. В данном случае все значения адресных сигналов удобнее объединить в левой части таблицы.

Рисунок 5.3 – Таблица адресных сигналов для задачи-примера

Рисунок 5.3 – Таблица адресных сигналов для задачи-примера

4. Логические функции сигналов управления микросхемами памяти в соответствии с таблицей адресных сигналов (рис. 10.3) имеют вид:
                                  
  

5. Возможны два варианта построения схемы адресного селектора:

а) последовательная разделительная схема;

б) разделительно-объединительная схема.

Вариант построения схемы адресного селектора показан на рис. 5.4.

Рисунок 5.4 – Схемы адресных селекторов для примера:
а) последовательная разделительная; б) разделительно-объединительная.

Поскольку дешифраторы в интегральном исполнении имеют, как правило, инверсные выходы, то реализация логических функций для сигналов  упрощается, так как нет необходимости в дополнительном инвертировании сигналов, получаемых на выходах дешифратора.

Предложенную методику следует применять при выполнении домашнего задания по дисциплине «Микроконтроллерные регуляторы САУ», а также в курсовом проектировании.