Физическое распределение адресного пространства
Физическое распределение адресного пространства выполняется на основе логического распределения и состоит в построении схем дешифрации адресов (так называемых адресных селекторов), обеспечивающих процессору доступ к конкретным микросхемам ОЗУ и ПЗУ (блокам ОЗУ и ПЗУ) по адресам, определенным на этапе логического проектирования адресного пространства.
Каждая микросхема памяти с логической точки зрения состоит из некоторого количества ячеек памяти. Как элемент цифровой схемотехники, любая микросхема памяти имеет информационных выводы, по которым происходит чтение и запись данных, и адресные входы, по которым выполняется адресация ячеек памяти внутри данной микросхемы. Кроме того, микросхемы памяти (или запоминающих устройств - ЗУ) имеют специальный управляющий входCS(часто называемый как Выбор кристалла, от англ. Crystal Select), по которому выполняется активизация работы конкретной микросхемы. Микросхемы ЗУ имеют также управляющие входы выбора режима работы: RD - чтение, WR - запись (или совмещенный вход RD/WR). Обобщенное схемотехническое обозначение микросхем памяти (или блоков запоминающих устройств) показано на рис. 4.6.
Объем (информационная емкость) микросхемы или блока запоминающих устройств (ЗУ) всегда определяется соотношением  где  - количество входных адресных линий микросхемы или блока ЗУ.
Микросхемы памяти, как правило, имеют объем (информационную емкость), меньший объема адресного пространства процессора:  , и, соответственно, меньшее количество адресных линий. Таким образом, старшие k адресных линий системной ША, где  (m - разрядность системной ША), можно использовать для настройки каждой микросхемы ЗУ (блока ЗУ) на конкретный диапазон адресов в пределах системного АП.
Рис. 4.6. Обобщенное схемотехническое обозначение микросхем памяти
Пусть, например, разрядность ША m = 16 (линии  ), и в распоряжении разработчика имеются микросхемы памяти емкостью  . Соответственно каждая микросхема памяти имеет  адресных входов. При реализации системной памяти на микросхемах такой емкости адресные входы каждой из микросхем должны быть параллельно подключены к младшим адресным линиям системной ША – к линиям  . При этом оставшиеся k = 4 старшие адресные линии  должны быть использованы для настройки каждой микросхемы памяти на конкретный диапазон адресов в общем адресном пространстве. Таким образом, информация на старших адресных линиях будет являться адресом (по сути - номером) одной из 16 используемых микросхем памяти.
Далее необходимо построить адресный селектор (АС), или дешифратор адреса. Назначение этого блока – формирование сигналов управления микросхемами памяти. Такие сигналы определяют, какая из микросхем активна в данный момент, т.е. к какой микросхеме производится обращение со стороны процессора. В каждый момент времени может быть активен только один из этих сигналов управления.
Входной информацией для АС является информация на тех линиях ША, которые не подаются на микросхемы памяти (в нашем примере это линии ). АС обычно выполняют на основе интегральных схем дешифраторов, хотя можно выполнять АС и на отдельных логических элементах. Условная схема на рис. 4.7 иллюстрирует построение АС и формирование сигналов управления микросхемами памяти для рассматриваемого примера. Обратим внимание на то, что сформированные в АС сигналы управления подаются на входы  микросхем памяти, (напомним, что с помощью этих сигналов производится разрешение доступа к ячейкам внутри конкретной микросхемы).
На каждом элементе памяти на рис.4.7 указан диапазон системных адресов, на который настроена данная микросхема. Диапазон определяется номером выхода дешифратора, к которому подключен вход конкретной микросхемы.
Рис. 4.7. Пример реализации системного АП и построения АС
Например, если на системной шине адреса находится информация 13A7h, то на адресных линиях, подаваемых на дешифратор, присутствует двоичный код 0001. При подаче такого кода на дешифратор активный сигнал низкого уровня будет сформирован на выходе 1, и, следовательно, в работу включится вторая слева микросхема (на рис. 4.7). Таким образом, в данном примере ячейка с адресом 13A7hфизически располагается в указанной микросхеме.
Простая схема АС характерна для случая использования одинаковых микросхем памяти. Для адресации блоков или микросхем ЗУ различного объема необходимо строить каскадные АС. Методика расчета АС будет рассмотрена позднее.
УВВ характеризуются малым количеством адресуемых элементов – 1-2 для портов, 3-4 – для таймеров и контроллеров. Если УВВ логически расположены в системном АП, схема АС будет сложной. т.к. на АС приходится подавать большое количество адресных линий. В случае, когда УВВ логически расположены в изолированном АПВВ, схема АС упрощается за счет того, что для адресации изолированного АПВВ используется меньшее количество адресных линий. Обратим внимание на то, что построение АС для блока УВВ похоже на построение АС для блока памяти, отличие состоит в значительно меньшем количестве адресных линий, подаваемых непосредственно на микросхемы УВВ.
|
