Принципи побудови системного інтерфейсу МК51
Всі електронні елементи, які підключаються до системного інтерфейсу МК51, повинні розглядатися розробниками системи і ПЗ для МК як елементи зовнішньої пам'яті даних (зовнішнього адресного простору), тобто звернення до них у програмі виглядає як робота з осередками ВП. Як зазначалося раніше, при зверненні до ВП схеми МК формують на лініях порту Р0 молодшу частину адреси і байт даних послідовно у часі у ході реалізації протоколу звернення до ВП. Отже, завдання системного інтерфейсу МК полягає в демультиплексування інформації на лініях порту Р0 та формуванні полноразрядного адреси на окремих лініях протягом усього циклу звернення до ВП, як того вимагає протокол роботи з мікросхемами пам'яті або регістра. rn Основу системного інтерфейсу МК51 становить буферний каскад.Буферний каскад складається з буфера адреси (БА) і буфера даних (БД) - мал. 17.1. rn  rn Рис. 17.1. Типова структура системного інтерфейсу МК51 і приклад підключення елементів зовнішньої пам'яті rn Старша і молодша частини БА (лінії передачі адреси А8-А15 і А0-А7 відповідно) може бути реалізована на буферних регістрах (БР) типу К1533ІР22. Запис старшої та молодшої частин адреси ВП в регістри виконується за зріз ( "1 "-->" 0") імпульсу ALE, який подається на вхід стробірованія С. rn Буфер даних може бути реалізований на ШФ типу К1533АП6 і працює в режимі по черзі двонаправлений передачі. При цьому режим "Збереження пам'яті" реалізується при Т = 1, тобто при наявності # WR = 0. Режим "Читання пам'яті" реалізується, якщо Т = 0 у всіх ситуаціях, коли # WR = 1. Вхід дозволу роботи буфера шини даних # OE забезпечується при подачі сигналу, який формується як # OE = # PSEN x26 # RD x26 # WR. rn Режими роботи буфера ШД rn rn rn rn | rn Режим rn | rn rn # PSEN rn | rn rn # RD rn | rn rn # WR rn | rn rn Вхід
Т = not (# WR) rn | rn rn Напрямок rn передачі rn | rn rn Вхід # OE rn | rn rn rn | rn Ні пересилання
по шині даних rn | rn rn 1 rn | rn rn 1 rn | rn rn 1 rn | rn rn 0 rn | rn rn Буфер закритий rn | rn rn 1 rn | rn rn rn | rn Читання зовнішньої пам'яті програм rn | rn rn 0 rn | rn rn 1 rn | rn rn 1 rn | rn rn 0 rn | rn rn У контролер: rn Aх ¬ Bх rn | rn rn 0 rn | rn rn rn | rn Читання зовнішньої
пам'яті даних rn | rn rn 1 rn | rn rn 0 rn | rn rn 1 rn | rn rn 0 rn | rn rn У контролер: rn Aх ¬ Bх rn | rn rn 0 rn | rn rn rn | rn Запис в зовнішню
пам'ять даних rn | rn rn 1 rn | rn rn 1 rn | rn rn 0 rn | rn rn 1 rn | rn rn З контролера: rn Ах ® Вх rn | rn rn 0 rn | rn rn rn rn Схема дешіфраціі адрес для блоків пам'яті або окремих БИС ОЗУ і ПЗУ будується звичайним способом. rn Дозвіл видачі кодів команд з ПЗУ (ВПП) здійснюється по входу # ОЕ сигналом # PSEN = 0 (режим вибірки з ВПП). rn Дозвіл видачі даних з ОЗП (ВПД) здійснюється через вхід # OE по сигналу # RD = 0, а дозвіл запису даних у ОЗУ - через вхід # WR по сигналу # WR. Сигнали # WR і # RD генеруються при виконанні всіх видів команди MOVX. rn Загальний сигнал ОЗУ = # RD x26 # WR може використовуватися для управління буфером даних блоку ОЗУ в тому випадку, якщо ВПД реалізована на ВІС ОЗП з окремими входами та виходами даних. rn На схемі не показані буферні елементи (буферні підсилювачі АБО) для ліній сигналів # RD, # WR, # PSEN, які зазвичай слід використовувати, якщо вихід МК працює більш ніж на один вхід ТТЛ (КМОП). rn Входи # CS буферів БА та БД і дешифратор постійно підключені на "0" для забезпечення безперервної передачі, але можливо і дискретне управління. rn Таким чином, виходи БА - А0 ... А15 та БД - D0 ... D7, а також буферірованние лінії сигналів управління утворюють так званий "системний інтерфейс МК51 для реалізації системного адресного простору. В подальшому, там, де це потрібно, будуть використовуватися поняття та позначення системного інтерфейсу МК51.
|
