Методика розрахунку адресних селектор
Вихідними даними для розрахунку адресних селектор (АС) є: rn - обсяг області пам'яті (ОЗУ, ПЗУ), для якої проектується АС -  ; rn - початковий адресу області пам'яті  , де  - шістнадцятковому цифра, h - показник шістнадцятковому системи відліку. rn - обсяг використовуваних мікросхем пам'яті -  ; rn - об'єм адресного простору процесора (системного АП або ВВ) -  ; rn - розрядність системної шини адреси m :  і  . rn Методика розрахунку полягає у виконанні наступних кроків : rn 1. Розрахунок кількості адресних ліній, які необхідно використовувати для внутрішньої адресації комірок ЗУ в кожній мікросхеми (тобто кількості ліній, які слід подавати на адресні входи мікросхем ЗУ): rn  , тобто це лінії  . rn 2. Розрахунок необхідної кількості мікросхем ЗУ: rn  . rn 3. Розрахунок кількості адресних ліній для адресації всього блоку ЗУ:
 , т.е . це лінії  ;
при  маємо  . rn 4. Розрахунок кількості адресних ліній для адресного селектору всього блоку:
 , тобто це лінії  . rn 5. Розрахунок кількості адресних ліній для внутрішнього АС для формування сигналів  , що подаються на конкретні мікросхеми пам'яті:
 , тобто це лінії  .
 при  , тобто коли  .
Принцип розподілу адресних ліній системної шини адреси у відповідності з наведеними розрахунками показаний на ріс.10.1. rn  rn Рис. 10.1. Принцип розподілу адресних ліній для блоків ЗУ. rn 6. Розподіл діапазону адрес між конкретними ІС пам'яті:
 ;. . . 
( h - показник шістнадцятковому системи відліку). rn 7. Формування таблиці адресних сигналів для виділення необхідних діапазонів адрес (приклад таблиці на ріс.10.2): rn Таблиця адресних сигналів rn rn rn rn rn Сигнал на адресної лінії та адресуемие обсяги пам'яті rn Сигнал на адресної лінії та адресуемие обсяги пам'яті rn | rn rn rn | rn  rn | rn rn Обсяг rn Обсяг rn | rn rn  rn | rn rn Обсяг rn | rn rn  rn | rn rn Обсяг rn | rn rn rn | | rn | rn rn 0 rn | rn rn 16K rn | rn rn 0 rn | rn rn 8K адреси 0000-1FFFH rn | rn rn rn | rn 0 rn | rn rn 32К rn | rn | rn rn адреси 0000-3FFFH rn | rn rn 1 rn | rn rn 8K адреси 2000-3FFFH rn | rn rn rn | | rn rn адреси rn | rn rn 1 rn | rn rn 16K rn | rn rn 0 rn | rn rn 8K адреси 4000-5FFFH rn | rn rn rn | | rn rn 0000-7FFFH rn | rn | rn rn адреси 4000-7FFFH rn | rn rn 1 rn | rn rn 8K адреси 0000-7FFFH rn | rn rn rn | | rn | rn rn 0 rn | rn rn 16K rn | rn rn 0 rn | rn rn 8K адреси 8000-9FFFH rn | rn rn rn | rn 1 rn | rn rn 32К rn | rn | rn rn адреси 8000-BFFFH rn | rn rn 1 rn | rn rn 8K адреси A000-BFFFH rn | rn rn rn | | rn rn адреси rn | rn rn 1 rn | rn rn 16K rn | rn rn 0 rn | rn rn 8K адреси C000-DFFFH rn | rn rn rn | | rn rn 8000-FFFFH rn | rn | rn rn адреси C000-FFFFH rn | rn rn 1 rn | rn rn 8K адреси E000-FFFFH rn | rn rn rn rn Рис. 10.2. Приклад заповнення таблиці адресних сигналів. rn У реальному задачі в такій таблиці будуть присутні тільки ті клітини, які відповідають заданим обсягами пам'яті. Таблиця адресних сигналів являє собою аналог таблиці істинності для логічної функції. rn 8. Запис логічних функцій для формування сигналів дозволу роботи мікросхем пам'яті на підставі таблиці адресних сигналів. Така адресна функція являє собою кон'юнкцію повного набору адресних сигналів, за якими здійснюється вибір адресної області. Якщо згідно з таблиці, для конкретної області адресний сигнал визначено "1", то в логічне твір він входить прямим значенням, а якщо визначений "0", то входить інверсно значенням. Так, для області A000-BFFFH логічне рівняння буде мати вигляд  . Звернемо увагу, що такі сигнали звичайно повинні бути сформовані в інверсно логікою, т.к. відповідні входи управління мікросхем пам'яті мають інверсно логіку роботи. rn 9. Якщо група сигналів залежить від однакової кількості адресних сигналів, то для їх формування зручно використовувати мікросхеми дешифратор . Дешифратор, як відомо, є "генератором" мінтермов (кон'юнкцій повних наборів вхідних аргументів). Так, при m = 16 для областей ємністю по 16К зручно використовувати дешифратор з організацією ( 2х4 ), для областей з 8К - дешифратор ( 3х8 ), для областей з 4К - дешифратор ( 4х16 ). Якщо обсяги областей адресації не повторюються, то отриману логічну функцію простіше реалізувати на логічних елементах. rn 10. При використанні дешифратор можливі два варіанти побудови АС:
а) послідовні розділові каскади, що формують сигнали для блоків однотипних мікросхем ЗУ (перший каскад) на підставі  ліній і для окремих мікросхем ЗУ (другий каскад) на підставі  ліній ;
б) перший каскад є розділювальні та формує сигнали  для мікросхеми, обсяг якої мінімальний в даній системі, тобто для дешіфраціі використовують  ліній; наступні каскади - об'єднавчі - формують сигнали для мікросхем або блоків більшої ємності. Може застосовуватися також і комбінована схема побудови АС.
|
