Микропроцессоры и микроконтроллеры

 
 
 
Большинство программ на сегодняшний день подобны египетским пирамидам из миллиона кирпичиков друг на друге и без конструктивной целостности — они просто построены грубой силой и тысячами рабов.
Alan Kay
Русский | Українська



На правах рекламы:



Rambler's Top100 Рейтинг@Mail.ru
Микропроцессоры и микроконтроллеры :: Проектування процесорного блоку :: Послідовність проектування процесорного блоку

Послідовність проектування процесорного блоку

При проектуванні процесорного блоку на основі Однокристальний МП або мікроконтролерів вирішують таку послідовність завдань:

rn

1. Розробка засобів синхронізації процесора необхідна в тих випадках, коли МП не містить вбудованого заданого генератора або коли процесор проектується для багатопроцесорної системи. При цьому розробляють зовнішній задає генератор зі схемами формування сигналів синхронізації МП у відповідності до вимог, що пред'являються до частотним характеристикам МП. В генераторах для багатопроцесорних систем необхідно передбачити кошти взаємної синхронізації процесорів. До складу сучасних мікропроцесорних комплектів зазвичай входить спеціальна мікросхема ГТВ, можливості якої задовольняють вимогам по синхронізації конкретного процесора. Крім того, на ГТВ покладається синхронизация по тактовим імпульсу зовнішніх керуючих сигналів, що надходять на процесор від пристроїв системи (сигнали готовності даних Ready або системного скидання Reset < /em> ).

rn

Мікроконтролери сімейства MCS-51, розглянутий раніше, має вбудований ГТВ, тому до нього потрібно підключати тільки зовнішній кварцовий резонатор як Задатчики частоти.

rn

2. Визначення складу і структури інтерфейсу системної шини у відповідності з організацією і розрядність ШД і ША, їх необхідної навантажувальні здатністю. При використанні системної шини з окремими шинами адреси і даних інтерфейс процесорного блоку повинен містити односпрямованої формувачі шини адреси і двонаправлений формувачі шини даних. Розрядність зовнішньої адресної шини процесорного блоку визначається обсягом ЗУ проектованої МП-системи і може бути менше розрядність ША самого процесора. Розрядність шини адреси зазвичай кратна чотирьом, а шини даних - восьми (розрядність байтів). Інтерфейс системної шини з сполученою шиною адреси і даних повинен містити двонаправлений формувачі, а в складі ЗУ і УВВ для розділення даних і адрес потрібно передбачити кошти демультиплексування (фізичного поділу). Крім того, інтерфейс процесорного блоку повинен формувати сигнал супроводу сполученою шини, що визначає моменти передачі адреси.

rn

Якщо розрядність ША більше розрядність ШД (що найчастіше зустрічається на практиці), то використовують варіант побудови інтерфейсу з окремими шинами адреси і даних (як на мал. 8.1).

rn

Деякі моделі МП мають фізично суміщену шину
адреси-даних з тимчасовим мультиплексування (наприклад, Intel 8086, мікроконтролери MCS-51). У цьому випадку інтерфейс системної шини адреси реалізується буферних регістром (БР), а інтерфейс системної шини даних - двонаправлений шинним формувачі (ШФ), принцип підключення яких показано на мал. 8.2. Струм навантаження формувачі і регістрів визначається необхідної навантажувальні здатністю системної шини.

rn

буферний регістр управляється спеціальним сигналом супроводу адреси - сигналом ALE , який формує процесор (іноді такі сигнали називають стробамі ). За зріз цього сигналу адресу, виданий процесором, записується в регістр БР і фіксується в ньому на весь цикл звертання до пам'яті або УВВ.

rn

Шинний формувачі управляється двома сигналами:

rn

сигнал RD / WR < /strong> (або аналогічний з іншою назвою), що подається на вхід Т, визначає напрямок передачі через буфер;

rn

сигнал Data Enabled , що подається від процесора на вхід дозволу передачі # OE , відкриває ШФ для пересилання даних.

rn

БР і ШФ повинні реалізувати шину з трьома станами, тобто мати виходи відповідного типу.

rn

Процессорний блок з демультиплексування сполученою шини адреса-данних процессора

rn

Рис. 8.2. Процесорний блок з демультиплексування
сполученою шини адреси-даних процесора:
а) структурна схема; б) тимчасова діаграма сигналів на шинах

rn

3. Управління операціями читання-запису може бути виконано двома способами:

rn

окремими сигналами читання-запису ЗУ ( # MemR і # MemW ) та УBB ( # IOR та # IOW ),

rn

загальними сигналами читання (# RD ), записи ( # WR ) та сигналом поділу ЗУ /УBB ( M / IO < /em> ).

rn

У першому випадку використовують чотири лінії управління, у другому - три, але тоді в складі ЗУ і УBB будуть необхідні схеми дешіфраціі сигналу розділення ЗУ /УBB. Для синхронізації операцій читання-запису застосовують синхронний та асинхронний способи.

rn

Для синхронного способу інтервал часу читання-запису визначається тривалістю відповідних керуючих сигналів. Цей спосіб використовують, якщо тимчасові співвідношення операцій відомі і не змінюються в процесі роботи (найчастіше при обміні з пам'яттю в нескладних однопроцессорних системах). Спосіб забезпечує найбільшу пропускну здатність системної шини.

rn

При асинхронним способі інтервал часу читання чи запису визначається сінхроімпульсамі початку і кінця обміну, що формується відповідно процесором і ЗУ або ВУ. Пропускна здатність шини в цьому випадку менше, ніж при синхронний спосіб, потрібні додаткові засоби формування, передачі і обробки синхронізуються сигналів. На практиці широко застосовують синхронний спосіб обміну з керованою тривалістю інтервалу обміну (обмін з очікуванням сигналу Готовність - Ready ), причому зміна тривалості здійснюється тільки в сторону збільшення під управлінням спеціальних сигналів, формуються ЗУ або ВУ. Ці сигнали повинні оброблятися за логікою АБО для формування сигналу Готовність , що подається на вхід Ready процесора. Для збільшення тривалості інтервалу обміну на системній шині в цьому випадку застосовують режим очікування процесора. Обмін з очікуванням використовують, як правило, між процесором і УВВ, але його слід застосовувати у випадку, коли оперативна пам'ять в системі реалізована на мікросхемах ОЗУ динамічного типу (очікування в циклах регенерації).

rn

У Однокристальний мікроконтролерах сімейства MCS-51 для синхронізації читання з зовнішньої пам'яті програм формується сигнал # PSEN , а для синхронізації операцій читання-запису із зовнішньою пам'яттю даних формуються сигнали # RD та # WR . Поділ на простору пам'яті і УВВ в межах адресного простору зовнішньої пам'яті не здійснюється, тому на програмному рівні звернення до комірки зовнішньої пам'яті і до зовнішнього порту виглядають однаково. Крім того, мікроконтролери аппаратно не підтримують цикли очікування (на відміну від більшості Однокристальний універсальних мікропроцесорів).

rn

4. Склад засобів доступу до системної шини визначається типом шини. У однопроцессорних системах, в яких використовується для одного системна шина, шиною керує процесор, і додаткові засоби керування не потрібні. Для систем з каналом ПДП необхідні контролер ПДП для прийому запитів ПДП та засоби відключення процесорного блоку від шин, зазвичай легко реалізуються в рамках буферних регістрів або шинних формувачі. У багатопроцесорних системах, в яких застосовують багатокористувацькі системні шини, засоби керування доступом до шини реалізують контролери арбітражу, які розміщуються в процесорної блоці, і межпроцессорние кошти пріоритетною обробки запитів доступу до шини.

rn

5. При розробці засобів підтримки роботи процесора передбачають систему обробки запитів переривань. Докладна інформація про принципи функціонування та проектування системи переривань міститься далі, а також у посібнику «Основи проектування спеціалізованих обчислювачів».




<< Предыдущая статья
«Призначення процесорного блоку»









При использовании любых материалов с сайта обратная ссылка на сайт Микропроцессоры и микроконтроллеры обязательна.