Микропроцессоры и микроконтроллеры

 
 
 
«Человеку свойственно ошибаться, но для нечеловеческих ошибок нужен компьютер»
Русский | Українська



На правах рекламы:



Rambler's Top100 Рейтинг@Mail.ru
Микропроцессоры и микроконтроллеры :: Принципи роботи мікропроцесорів :: Фізична розподіл адресного простору

Фізична розподіл адресного простору

Фізичне розподіл виконується на основі логічного розподілу і полягає в побудові схем дешіфраціі адрес (так званих адресних селектор), що забезпечують процесору доступ до конкретних мікросхем ОЗУ і ПЗУ (блокам ОЗУ і ПЗУ) за адресами, визначеним на етапі логічного проектування адресного простору.

rn

Кожна мікросхема пам'яті з логічної точки зору складається з деякої кількості комірок пам'яті. Як елемент цифрової схемотехніки, будь-яка мікросхема пам'яті має інформаційних висновки , за яким відбувається читання і запис даних, та адресні входи, по яких виконується адресація комірок пам'яті усередині даної мікросхеми. Крім того, мікросхеми пам'яті (або запам'ятовуючих пристроїв - ЗУ) мають спеціальний керуючий вхід CS (часто званий як Вибір кристалу, від англ. Crystal Select ), за яким виконується активізація роботи конкретної мікросхеми. Мікросхеми ЗУ мають також керуючі входи вибору режиму роботи: RD - читання , WR - запис (або суміщений вхід RD /WR). узагальнена схемотехнічне позначення мікросхем пам'яті (або блоків запам'ятовуючих пристроїв) показано на мал. 4.6.

rn

Об'єм (інформаційна ємність) мікросхеми або блоку запам'ятовуючих пристроїв (ЗУ) завжди визначається співвідношенням де - кількість вхідних адресних ліній мікросхеми або блоку ЗУ.

rn

Мікросхеми пам'яті, як правило, мають об'єм (інформаційну ємність), менший обсягу адресного простору процесора: , і, відповідно, меншу кількість адресних ліній. Таким чином, старші k адресних ліній системної ША, де ( m - розрядність системної ША), можна використовувати для настроювання кожної мікросхеми ЗУ (блоку ЗУ) на конкретний діапазон адрес в межах системного АП.

rn

Обобщенное схемотехнічне позначення мікросхем памяті

rn

Рис. 4.6. Узагальнена схемотехнічне позначення мікросхем пам'яті

rn

Нехай, наприклад, розрядність ША m = 16 (лінії ) , та в розпорядженні розробника є мікросхеми пам'яті ємністю  . Відповідно кожна мікросхема пам'яті має адресних входів. При реалізації системної пам'яті на мікросхемах такої ємності адресні входи кожної з мікросхем повинні бути паралельно підключені до молодшим адресним лініях системної ША - до лініях . При цьому залишилися k = 4 старші адресні лінії повинні бути використані для настроювання кожної мікросхеми пам'яті на конкретний діапазон адрес в загальному адресний простір. Таким чином, інформація на старших адресних лініях буде адресою (по суті - номером) однієї з 16 використовуваних мікросхем пам'яті.

rn

Далі необхідно побудувати адресний селектор (АС) , або дешифратор адреси. Призначення цього блоку - формування сигналів управління мікросхемами пам'яті. Такі сигнали визначають, яка з мікросхем активна в даний момент, тобто до якої мікросхеми здійснюється поводження з боку процесора. В кожний момент часу може бути активним лише один з цих сигналів керування.

rn

Вхідний інформацією для АС є інформація на тих лініях ША, які не подаються на мікросхеми пам'яті (у нашому прикладі це лінії ). АС зазвичай виконують на основі інтегральних схем дешифратор, хоча можна виконувати АС і на окремих логічних елементах. Умовна схема на мал. 4.7 ілюструє побудову АС та формування сигналів управління мікросхемами пам'яті для розглянутого прикладу. Звернемо увагу на те, що сформовані в АС сигнали управління подаються на входи мікросхем пам'яті, ( нагадаємо, що з допомогою цих сигналів проводиться дозвіл доступу до осередкам всередині конкретної мікросхеми).

rn

На кожному елементі пам'яті на ріс.4.7 вказан діапазон системних адрес, на який налаштована ця мікросхема. Діапазон визначається номером виходу дешифратор, до якого підключений вхід конкретної мікросхеми.

rn

Прімер реалізації системного АП та побудови АС

rn

Рис. 4.7. Приклад реалізації системного АП та побудови АС

rn

Наприклад, якщо на системній шині адреси знаходиться інформація 13A7h, то на адресних лініях, що подаються на дешифратор, є двійкові код 0001. При подачі такого коду на дешифратор активний сигнал низького рівня буде сформований на вихід 1, і, отже, в роботу включиться другий ліворуч мікросхема (на мал. 4.7). Таким чином, в даному прикладі комірка з адресою 13A7h фізично розташовується у зазначеній мікросхеми.

rn

Проста схема АС характерна для випадку використання однакових мікросхем пам'яті. Для адресації блоків чи мікросхем ЗУ різного обсягу необхідно будувати каскадні АС. Методика розрахунку АС буде розглянуто пізніше.

rn

УВВ характеризуються малою кількістю адресуемих елементів - 1-2 для портів, 3-4 - для таймерів і контролерів. Якщо УВВ логічно розташовані в системному АП, схема АС буде складною. т.к. на АС доводиться подавати велику кількість адресних ліній. У випадку, коли УВВ логічно розташовані в ізольованому АПВВ, схема АС спрощується за рахунок того, що для адресації ізольованого АПВВ використовується меншу кількість адресних ліній. Звернемо увагу на те, що побудова АС для блоку УВВ схоже на побудову АС для блоку пам'яті, відмінність полягає в значно меншій кількості адресних ліній, що подаються безпосередньо на мікросхеми УВВ.













При использовании любых материалов с сайта обратная ссылка на сайт Микропроцессоры и микроконтроллеры обязательна.