Микропроцессоры и микроконтроллеры

 
 
 
Для меня долгое время было загадкой, как что-то очень дорогое и технологичное может быть столь бесполезным. И вскоре я осознал, что компьютер — это глупая машина, обладающая способностями выполнять невероятно умные вещи, тогда как программисты — это умные люди, у которых талант делать невероятные глупости. Короче, они нашли друг друга.
Bill Bryson
Русский | Українська



На правах рекламы:



Rambler's Top100 Рейтинг@Mail.ru
Микропроцессоры и микроконтроллеры :: Проектирование процессорного блока :: Последовательность проектирования процессорного блока

Последовательность проектирования процессорного блока

При проектировании процессорного блока на основе однокристальных МП или микроконтроллеров решают такую последовательность задач:

1. Разработка средств синхронизации процессора необходима в тех случаях, когда МП не содержит встроенного задающего генератора или когда процессор проектируется для многопроцессорной системы. При этом разрабатывают внешний задающий генератор со схемами формирования сигналов синхронизации МП в соответствии с требованиями, предъявляемыми к частотным характеристикам МП. В генераторах для многопроцессорных систем необходимо предусмотреть средства взаимной синхронизации процессоров. В состав современных микропроцессорных комплектов обычно входит специальная микросхема ГТИ, возможности которой удовлетворяют требованиям по синхронизации конкретного процессора. Кроме того, на ГТИ возлагается синхронизация по тактовым импульсам внешних управляющих сигналов, поступающих на процессор от устройств системы (сигналы готовности данных Ready или системного сброса Reset).

Микроконтроллер семейства MCS-51, рассматриваемый ранее, имеет встроенный ГТИ, поэтому к нему нужно подключать только внешний кварцевый резонатор в качестве задатчика частоты.

2. Определение состава и структуры интерфейса системной шины в соответствии с организацией и разрядностью ШД и ША, их требуемой нагрузочной способностью. При использовании системной шины с раздельными шинами адреса и данных интерфейс процессорного блока должен содержать однонаправленный формирователь шины адреса и двунаправленный формирователь шины данных. Разрядность внешней адресной шины процессорного блока определяется объемом ЗУ проектируемой МП-системы и может быть меньше разрядности ША самого процессора. Разрядность шины адреса обычно кратна четырем, а шины данных - восьми (разрядность байта). Интерфейс системной шины с совмещенной шиной адреса и данных должен содержать двунаправленный формирователь, а в составе ЗУ и УВВ для разделения данных и адресов нужно предусмотреть средства демультиплексирования (физического разделения). Кроме того, интерфейс процессорного блока должен формировать сигнал сопровождения совмещенной шины, определяющий моменты передачи адреса.

Если разрядность ША больше разрядности ШД (что чаще всего встречается на практике), то используют вариант построения интерфейса с раздельными шинами адреса и данных (как на рис. 8.1).

Некоторые модели МП имеют физически совмещенную шину
адреса-данных с временным мультиплексированием (например, Intel 8086, микроконтроллеры MCS-51). В этом случае интерфейс системной шины адреса реализуется буферным регистром (БР), а интерфейс системной шины данных - двунаправленным шинным формирователем (ШФ), принцип подключения которых показан на рис. 8.2. Ток нагрузки формирователей и регистров определяется требуемой нагрузочной способностью системной шины.

Буферный регистр управляется специальным сигналом сопровождения адреса – сигналом ALE, который формирует процессор (иногда такие сигналы называют стробами). По срезу этого сигнала адрес, выданный процессором, записывается в регистр БР и фиксируется в нем на весь цикл обращения к памяти или УВВ.

Шинный формирователь управляется двумя сигналами:

·         сигнал RD/WR (или аналогичный с другим названием), подаваемый на вход Т, определяет направление передачи через буфер;

·         сигнал DataEnabled, подаваемый от процессора на вход разрешения передачи #OE, открывает ШФ для пересылки данных.

БР и ШФ должны реализовать шину с тремя состояниями, т.е. иметь выходы соответствующего типа.

Процессорный блок с  демультиплексированием совмещенной шины адреса-данных процессора

Рис. 8.2. Процессорный блок с демультиплексированием
совмещенной шины адреса-данных процессора:
а) структурная схема; б) временная диаграмма сигналов на шинах

3. Управление операциями чтения-записи может быть выполнено двумя способами:

·         раздельными сигналами чтения-записи ЗУ (#MemRи #MemW) и УBB (#IORи #IOW),

·         общими сигналами чтения (#RD), записи (#WR) и сигналом разделения ЗУ/УBB (M/IO).

В первом случае используют четыре линии управления, во втором - три, но тогда в составе ЗУ и УBB будут необходимы схемы дешифрации сигнала разделения ЗУ/УBB. Для синхронизации операций чтения-записи применяют синхронный и асинхронный способы.

Для синхронногоспособа интервал времени чтения-записи определяется длительностью соответствующих управляющих сигналов. Этот способ используют, если временные соотношения операций известны и не изменяются в процессе работы (чаще всего при обмене с памятью в несложных однопроцессорных системах). Способ обеспечивает наибольшую пропускную способность системной шины.

При асинхронномспособе интервал времени чтения или записи определяется синхроимпульсами начала и конца обмена, формируемыми соответственно процессором и ЗУ или ВУ. Пропускная способность шины в этом случае меньше, чем при синхронном способе, требуются дополнительные средства формирования, передачи и обработки синхронизирующих сигналов. На практике широко применяют синхронный способ обмена с управляемой длительностью интервала обмена (обмен с ожиданием сигнала Готовность –Ready), причем изменение длительности производится только в сторону увеличения под управлением специальных сигналов, формируемых ЗУ или ВУ. Эти сигналы должны обрабатываться по логике ИЛИ для формирования сигнала Готовность, подаваемого на вход Ready процессора. Для увеличения длительности интервала обмена на системной шине в этом случае применяют режим ожидания процессора. Обмен с ожиданием используют, как правило, между процессором и УВВ, но его следует применять и в случае, когда оперативная память в системе реализована на микросхемах ОЗУ динамического типа (ожидание в циклах регенерации).

В однокристальных микроконтроллерах семейства MCS-51 для синхронизации чтения из внешней памяти программ формируется сигнал #PSEN, а для синхронизации операций чтения-записи с внешней памятью данных формируются сигналы #RDи #WR. Разделение на пространства памяти и УВВ в пределах адресного пространства внешней памяти не производится, поэтому на программном уровне обращение к ячейке внешней памяти и к внешнему порту выглядят одинаково. Кроме того, микроконтроллеры аппаратно не поддерживают циклы ожидания (в отличие от большинства однокристальных универсальных микропроцессоров).

4. Состав средств доступа к системной шине определяется типом шины. В однопроцессорных системах, в которых используется однопользовательская системная шина, шиной управляет процессор, и дополнительные средства управления не требуются. Для систем с каналом ПДП необходимы контроллер ПДП для приема запросов ПДП и средства отключения процессорного блока от шин, обычно легко реализуемые в рамках буферных регистров или шинных формирователей. В многопроцессорных системах, в которых применяют многопользовательские системные шины, средства управления доступом к шине реализуют контроллеры арбитража, размещаемые в процессорном блоке, и межпроцессорные средства приоритетной обработки запросов доступа к шине.

5. При разработке средств поддержки работы процессора предусматривают систему обработки запросов прерываний. Подробная информация о принципах функционирования и проектирования системы прерываний содержится далее, а также в пособии «Основы проектирования специализированных вычислителей».




<< Предыдущая статья
«Назначение процессорного блока»









При использовании любых материалов с сайта обратная ссылка на сайт Микропроцессоры и микроконтроллеры обязательна.